Procesador de números complejos enteros de alta velocidad implementada en un FPGA

Resumen El cálculo aritmético de números complejos es una parte clave en muchos de los sistemas modernos de comunicación digitales y ópticos. La multiplicación de números complejos juega un rol muy importante en las aplicaciones digitales. Con el uso de nuevas tecnologías, como el caso de un FPGA, es posible integrar un procesador, módulos de memorias, periféricos de entrada/salida y aceleradores hardware a la medida dentro de un mismo circuito integrado, esta clase de sistemas se llaman Sistemas en un Chip Programables (SoPC). En este trabajo se presenta el diseño de una arquitectura soft-core para el procesamiento de números complejos de 16 bits. La arquitectura es RISC, tipo Harvard y posee: pila hardware de 8 niveles, memoria de programa de 64K × 29 bits, dos bancos de registros independientes y una memoria de datos, segmentada en 2 partes para almacenar la parte real e imaginaria, además de una unidad DSP. También se presentan los resultados de la implementación, la cual se realizó empleando el lenguaje de descripción de hardware VHDL y un FPGA de Xilinx. La implementación se compara con otras arquitecturas. El multiplicador propuesto, para el procesamiento de señales aritméticas enteras complejas, tiene un mejor rendimiento.

Bibliographic Details

Main Authors:	Sosa-Savedra,Julio César, García-Ortega,Víctor Hugo, Salinas-Hernández,Encarnación, Ortega-González,Rubén, Hernández-Tovar,Rubén
Format:	Digital revista
Language:	Spanish / Castilian
Published:	Universidad Nacional Autónoma de México, Facultad de Ingeniería 2018
Online Access:	http://www.scielo.org.mx/scielo.php?script=sci_arttext&pid=S1405-77432018000100077
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